IBM POWER (conjunt d'instruccions)
IBM POWER ISA és una arquitectura de conjunt d'instruccions (ISA) desenrollada per IBM. El nom és un acrònim de Performance Optimization With Enhanced RISC.[1]
La ISA s'usa com a base per a microprocessadors de gama alta d'IBM durant la década de 1990 i es va usar en molts dels servidors, minicomputadoras, estacions de treball i supercomputadoras d'IBM. Estos processadors es denominen POWER1 (RIOS-1, RIOS.9, RSC, RAD6000) i POWER2 (POWER2, POWER2 + i P2SC).
La ISA es va convertir en l'arquitectura del conjunt d'instruccions de PowerPC i va quedar obsoleta en 1998 quan IBM va presentar el processador POWER3, que era principalment un processador PowerPC de 32/64 bits, pero incloïa la POWER ISA per a compatibilitat en versions anteriors. El POWER ISA va ser abandonat.
Història
El proyecte d'investigació 801.
En 1974, IBM va escomençar un proyecte en l'objectiu de disseny de crear una gran ret de conmutación telefònica en una capacitat potencial per a atendre a lo manco 300 cridades per segon. Es va proyectar que es necessitarien 20,000 instruccions de màquina per a manejar cada cridada mentres es manté una resposta en temps real, per lo que es va considerar necessari un processador en un rendiment de 12 MIPS.[2] Este requisit era extremadament ambiciós pel moment, pero es va donar conte de que es podia prescindir de gran part de la complexitat de les CPU contemporànees, ya que esta màquina solament tindria que realisar I/S, sucursals, agregar registre-registre, moure senyes entre registres i memòria, i no necessitaria instruccions especials per a realisar operacions aritmètiques pesades.
Esta senzilla filosofia de disseny, segons la qual cada pas d'una operació complexa s'especifica explícitament per mig d'una instrucció de màquina, i totes les instruccions deuen completar-se en el mateix temps constant, més vesprada es coneixerà com RISC.
En 1975 el proyecte de commutador telofonónico va ser cancelat sense un prototip. No obstant, a partir de les estimacions de les simulacions produïdes en el primer any del proyecte, semblava que el processador dissenyat per a este proyecte podria ser un processador de propòsit general molt prometedor, per lo que el treball va continuar en l'edifici # 801 del Centre d'Investigació Thomas J. Watson, en El proyecte 801.[2]
Proyecte Cheetah 1982
Durant dos anys en el Watson Research Center, es varen explorar els llímits superescalares del disseny 801, com la possibilitat d'implementar el disseny utilisant múltiples unitats funcionals per a millorar el rendiment, similar a lo que s'havia fet en IBM System/360 Model 91 i el CDC 6600 (encara que el Model 91 s'havia basat en un disseny CISC), per a determinar si una màquina RISC podria mantindre múltiples instruccions per cicle, o quins canvis de disseny deuen realisar-se al disseny 801 per a permetre unitats d'eixecució múltiple .
Per a aumentar el rendiment, Cheetah tenia unitats d'eixecució de branca, punt fix i punt flotant separades.[3] Es varen fer molts canvis en el disseny del 801 per a permetre unitats d'eixecució múltiple. Originalment, es va planificar la fabricació de Cheetah en tecnologia emitter-coupled logic (ECL), pero per a 1984 la tecnologiaCMOS va permetre un aument en el nivell d'integració del circuit a l'hora que millorava el rendiment del transistor.
El proyecte America
En 1985, l'investigació sobre una arquitectura RISC de segona generació va escomençar en el Centre d'Investigació IBM Thomas J. Watson, produint la "arquitectura AMERICA";[2] en 1986, IBM Austin va escomençar a desenrollar la série RS/6000, basada en eixa arquitectura.[3]
POWER
- Artícul principal → POWER1.
En febrer de 1990, les primeres computadores d'IBM en incorporar el conjunt d'instruccions POWER es varen cridar "Sistema RISC/6000" o RS/6000 . Estes computadores RS/6000 es varen dividir en dos classes, estaciones de treball i servidors, i per lo tant es varen introduir com POWERstation i POWERserver. La CPU RS/6000 tenia 2 configuracions, cridades "RIOS-1" i "RIOS.9" (o més comunament la CPU «POWER1»). Una configuració RIOS-1 tenia un total de 10 chips discrets: un chip de caché d'instruccions, chip de menge fixa, chip de menge flotant, 4 chips de caché de senyes, chip de control d'almagasenament, chips d'I/S i un chip de rellonge. La configuració RIOS.9 de menor cost tenia 8 chips discrets: un chip de caché d'instruccions, chip de menge fixa, chip de menge flotant, 2 chips de caché de senyes, chip de control d'almagasenament, chip d'I/S i un chip de rellonge.
Una implementació d'un sol chip de RIOS, RSC (per a "RISC Single Chip"), es va desenrollar per a RS/6000 de gama baixa; Les primeres màquines en RSC es varen llançar en 1992.
POWER2
- Artícul principal → POWER2.
IBM va escomençar el desenroll del processador POWER2 com un successor del POWER1 dos anys abans de la creació de l'aliança 1991 Apple/IBM/Motorola en Austin, Texas. A pesar de vore's afectat per la desviació de recursos per a impulsar l'esforç d'Apple/IBM/Motorola, el POWER2 va prendre cinc anys des de l'inici fins a l'enviament del sistema. En agregar una segona unitat de menge fixa, una segona unitat de menge flotant i atres millores de rendiment al disseny, el POWER2 va tindre un eixercite de liderage quan es va anunciar en novembre de 1993.
També es varen agregar noves instruccions al conjunt d'instruccions:
- Instruccions d'almagasenament de quatre paraules. L'instrucció de càrrega de quatre paraules mou dos valors adjacents de doble precisió en dos registres adjacents de menge flotant.
- Instrucció de raïl quadrada en hardware.
- Instruccions de conversió de menge flotant a sancer.
Per a soportar les llínees de productes RS/6000 i RS/6000 SP2 en 1996, IBM tenia el seu propi equip de disseny per a implementar una versió d'un sol chip de POWER2, el P2SC («POWER2 Super Chip»), fòra de l'aliança Apple/IBM/Motorola en el procés CMOS-6S més alvançat i dens d'IBM. P2SC va combinar tota la memòria caché d'instruccions POWER2, la menge fixa, la menge flotant, el control d'almagasenament i els chips de caché de senyes per separat en un enorme silici. En el moment de la seua introducció, el P2SC era el processador de conteo de transistors més gran i més alt de l'indústria. A pesar del desafiu del seu tamany, complexitat i alvançat procés CMOS, la primera versió de la caraça del del processador es va poder enviar, i tenia un rendiment de menge flotant de liderage en el moment en que es va anunciar. P2SC va ser el processador utilisat en la supercomputadora d'escacs IBM Deep Blue de 1997, que va véncer al gran mestre d'escacs Garri Kaspárov. En les seues sofisticades unitats de menge flotant MAF bessones i les seues memòries en interfaços de gran ample de banda i baixa latencia, el P2SC estava dirigit principalment a aplicacions científiques i d'ingenieria. P2SC finalment va ser succeït pel POWER3, que incloïa la capacitat SMP de 64 bits i una transició completa a PowerPC, ademés de les sofisticades unitats bessones de menge flotant MAF de P2SC.
L'arquitectura
El disseny POWER descendix directament de la CPU del 801, considerat el primer verdader disseny de processador RISC. El 801 es va usar en vàries aplicacions dins de l'hardware d'IBM.[2]
Aproximadament al mateix temps que es llançava la PC/RT, IBM va escomençar el Proyecte Amèrica, per a dissenyar la CPU més poderosa del mercat. Estaven interessats principalment en solucionar dos problemes en el disseny 801:
- El 801 va requerir que totes les instruccions es completaren en un cicle de rellonge, lo que excloïa les instruccions de menge flotant.
- Encara que el decodificador es va canalisar com un efecte secundari d'estes operacions d'un sol cicle, no varen utilisar efectes superscalar .
La menge flotant es va convertir en un foc per al Proyecte Amèrica, i IBM va poder usar nous algoritmes desenrollats a principis de la década de 1980 que podien admetre multiplicacions i divisions de doble precisió de 64 bits en un sol cicle. La part de FPU del disseny estava separada de les parts del decodificador d'instruccions i de número entero, permetent que el decodificador enviara instruccions a les unitats d'eixecució FPU i ALU (sancers) al mateix temps. IBM va complementar açò en un complex decodificador d'instruccions que podia obtindre una instrucció, decodificar atra i enviar-les a la ALU i la FPU al mateix temps, lo que dona com resultat un dels primers dissenys de CPU superescalar en us.
El sistema utilisa 32 registres de sancers de 32 bits i atres 32 registres de menge flotant de 64 bits, cada u en la seua pròpia unitat. L'unitat de bots també incloïa una série de registres «privats» per al seu propi us, inclós el contador de programa .
Una atra característica interessant de l'arquitectura és un sistema de direccions virtuals que mapea totes les direccions en un espai de 52 bits. D'esta manera, les aplicacions poden compartir memòria en un espai «pla» de 32 bits, i tots els programes poden tindre diferents blocs de 32 bits cada u.
L'Apèndix I del Llibre I: Arquitectura de conjunt d'instruccions d'usuari de PowerPC[4] del Llibre d'arquitectura de PowerPC, Versió 2.02[5] descriu les diferències entre les arquitectura de conjunt d'instruccions POWER i POWER2 i la versió de l'arquitectura de conjunt d'instruccions PowerPC implementada per POWER5.
Vore també
Referències
- ↑ org/details/sim_ibm-journal-of-research-and-development_1990-01_34_1/page/12 «The IBM RISC System/6000 processor: Hardware overview».IBM Journal of Research and Development.34(1)
- 12–22.doi:10.1147/rd.341.0012.
- ↑ 2,0 2,1 2,2 2,3 com/innovation/evolutionriscibmjan90. pdf «The evolution of RISC technology at IBM».IBM Journal of Research and Development.34(1)
- 4–11.doi:10.1147/rd.341.0004.Consultat el 25 d'agost de 2019.
- ↑ 3,0 3,1 org/details/sim_ibm-journal-of-research-and-development_1990-01_34_1/page/37 «Machine organization of the IBM RISC System/6000 processor».IBM Journal of Research and Development.34(1)
- 37–58.doi:10.1147/rd.341.0037.
- ↑ ibm. com/developerworks/eserver/library/es-archguide-v2. html Book I: PowerPC User Instruction Set Architecture
- ↑ ibm. com/developerworks/eserver/library/es-archguide-v2. html PowerPC Architecture Book, Version 2.02
- Notes
- «IBM Journal of Research and Development».34(1) «IBM Journal of Research and Development».34(1) «IBM Journal of Research and Development».34(1) - ieee. org/xpl/tocresult. jsp? isnumber=5389853 Problema en el processador IBM RISC System / 6000 .
- (1998).redbooks. ibm. com/pubs/pdfs/redbooks/sg245155. pdf «RS/6000 Scientific and Technical Computing: POWER3 Introduction and Tuning Guide».IBM Corp. (1998).redbooks. ibm. com/pubs/pdfs/redbooks/sg245155. pdf «RS/6000 Scientific and Technical Computing: POWER3 Introduction and Tuning Guide».IBM Corp. (1998).redbooks. ibm. com/pubs/pdfs/redbooks/sg245155. pdf «RS/6000 Scientific and Technical Computing: POWER3 Introduction and Tuning Guide».IBM Corp. (1998).redbooks. ibm. com/pubs/pdfs/redbooks/sg245155. pdf «RS/6000 Scientific and Technical Computing: POWER3 Introduction and Tuning Guide».IBM Corp. - proporciona més informació sobre POWER1, POWER2 i POWER3
- Soltis, Frank G. (1997). org/details/insideas400featu0000solt Inside the AS/400: Featuring the AS/400i Séries, 2nd Edition, 29th Street Press, pp. org/details/insideas400featu0000solt/page/n52 13–48. ISBN 978-1-882419-66-1. Soltis, Frank G. (1997). org/details/insideas400featu0000solt Inside the AS/400: Featuring the AS/400i Séries, 2nd Edition, 29th Street Press, pp. org/details/insideas400featu0000solt/page/n52 13–48. ISBN 978-1-882419-66-1. Soltis, Frank G. (1997). org/details/insideas400featu0000solt Inside the AS/400: Featuring the AS/400i Séries, 2nd Edition, 29th Street Press, pp. org/details/insideas400featu0000solt/page/n52 13–48. ISBN 978-1-882419-66-1.
- Este artícul conté una traducció derivada de «IBM POWER (conjunto de instrucciones)» de Wikipedia en castellà publicada baix la Llicència de documentació lliure de GNU i la Llicència Creative Commons Reconeiximent-CompartirIgual 4.0 Internacional.